（数电实验报告）电子琴设计 Verilog

module lyj_3501_7(clk_in,clr,key,clk_out,clk_out_1,seg,codeout);

//输入 input [13:0]key;//14个琴键输入 input clk_in;//时钟为6Mhz input clr;//复位信号

//输出 output reg clk_out;//分频器信号输出 output clk_out_1;//与clk_out一致 output [7:0] codeout;//八段数码管 output seg;//数码管位选选信号

//内部变量 reg [13:0]divider;//分屏系数 reg [13:0]cnt;//计数器 reg flag;

assign clk_out_1=clk_out;//与clk_out一致

always@(posedge clk_in or posedge clr) begin if(clr)//异步复位，高电平有效 begin flag<=1; cnt<=0; end else begin if(cnt

always@(posedge flag) begin//flag==1表示计数满，则波形反转 if(clr) clk_out<=0; else begin if(key!=0) clk_out<=~clk_out;//得到50%占空比的方波信号 else clk_out<=1'd0; end end

always@(key) begin case(key)//根据不同的音符，预置分频比 14'b0000_000_0000_000:divider<=0; 14'b1000_000_0000_000:divider<=14'd11468; 14'b0100_000_0000_000:divider<=14'd10215; 14'b0010_000_0000_000:divider<=14'd9102; 14'b0001_000_0000_000:divider<=14'd8591; 14'b0000_100_0000_000:divider<=14'd7653; 14'b0000_010_0000_000:divider<=14'd6818; 14'b0000_001_0000_000:divider<=14'd6073; 14'b0000_000_1000_000:divider<=14'd5736; 14'b0000_000_0100_000:divider<=14'd5111; 14'b0000_000_0010_000:divider<=14'd4552; 14'b0000_000_0001_000:divider<=14'd4289; 14'b0000_000_0000_100:divider<=14'd3827; 14'b0000_000_0000_010:divider<=14'd3409; 14'b0000_000_0000_001:divider<=14'd3037; default:divider<=0; endcase end

lyj_3501_6_b u1(key,codeout,seg);//显示模块 endmodule

module lyj_3501_6_b(key,codeout,seg);//译码器模块 input [13:0] key; output reg[7:0] codeout; output seg;

assign seg=1'b1;//数码管位选信号

always@ (key) begin case(key) 14'b1000_000_0000_000:codeout=8'b0_0000110;//中音1 14'b0100_000_0000_000:codeout=8'b0_1011011;//中音2 14'b0010_000_0000_000:codeout=8'b0_1001111;//中音3 14'b0001_000_0000_000:codeout=8'b0_1100110;//中音4 14'b0000_100_0000_000:codeout=8'b0_1101101;//中音5 14'b0000_010_0000_000:codeout=8'b0_1111101;//中音6 14'b0000_001_0000_000:codeout=8'b0_0000111;//中音7

14'b0000_000_1000_000:codeout=8'b1_0000110;//高音1 14'b0000_000_0100_000:codeout=8'b1_1011011;//高音2 14'b0000_000_0010_000:codeout=8'b1_1001111;//高音3 14'b0000_000_0001_000:codeout=8'b1_1100110;//高音4 14'b0000_000_0000_100:codeout=8'b1_1101101;//高音5 14'b0000_000_0000_010:codeout=8'b1_1111101;//高音6 14'b0000_000_0000_001:codeout=8'b1_0000111;//高音7

14'b0000_000_0000_000:codeout=8'b1_1111111;//休止符 default:codeout=8'b1_0111111;//0 endcase end endmodule //测试文件 `timescale 1ns / 1ns//时间单位/时间精度 module test_lyj_3501_6; reg clk_in,clr; reg [13:0]key; wire seg; wire [7:0]codeout; wire clk_out_1,clk_out; // integer i; // lyj_3501_7 test_a(.clk_in(clk_in),.clr(clr),.key(key),.clk_out(clk_out),.clk_out_1(clk_out_1),.seg(seg),.codeout(codeout)); // always #83 clk_in=~clk_in;//近似为6Mhz的时钟 // initial begin i=14; clk_in=1'b0; clr=1'b1; key=14'd0; #1000 clr=1'b0; #1000 press_13to0; end

task press_13to0;//每个按键按至少3个周期的时间 repeat(14) begin i=i-1; key=14'd0; #1_000_000 key[i]=1'b1;#12_000_000 key=14'd0; end endtask

endmodule